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原标题:[专家问答]UltraScale+OSERDESE3 CLK/CLKDIV最大挠度检查、交叉SLR和设计考虑

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  问题描述:

  OSERDESE3CLK/CLKDIV引脚其间有max_skew检查。

  怎样没有使用最佳时钟拓扑或者如果驱动OSERDESE3CLK/CLKDIV的时钟正在跨越SLR,以高性能运行OSERDESE3的设计可能会在CLK/CLKDIV引脚间出现max_skew违规。

  Xilinx专家解答:

  OSERDESE3的最佳时钟拓扑如下图所示。

  MMCME3的CLKOUT应并行驱动两个BUFGCE_DIV,这可使用一个BUFGCE_DIV的分频功能创建较慢的CLKDIV。

  不建议使用MMCME3的两个独立CLKOUT创建CLK和CLKDIV,因为输出间的MMCM相位误差会引起过多的歪斜。

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外汇 专家坐堂(网络配图 侵删)

  跨SLR会在CLK与CLKDIV网络之间引起极大的延迟失衡,以高性能运行OSERDESE3时,可能会导致max_skew违规。

  如果可能的话,请在SLR内使用MMCM/PLL,以保持最小的歪斜。

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